高速先生成员--黄刚

作念多了高速信号链路的贪图和仿真后，无论条约的琳琅满目，从结构上分，无非即是两类：要么即是纯板内的高速信号，例如板内的芯片到芯片的高速链路；要么就跨板信号，也即是收发芯片在两个不同的PCB板上，高速信号需要跨板连络。又随机是吞并个高速条约的信号，也可能一块PCB板走完和分两块不同的板去走。

例如人人比拟熟习的PCIE5.0信号，总的损耗条款是36dB。咱们看到的大大量的运用场景齐是主板+金手指卡的系统，条约对这两部分的损耗也有明确的条款，是以从这个角度来说，这种跨板的链路，损耗是很好分的。

插入损耗不错通过两个板子单独来量化，那回波损耗呢？通常也能单独每块板子来界说吗？依然以上头的PCIE条约来例如，一般来说条约会界说通说念的回波损耗好像会在8到10dB的形状。按照插入损耗的逻辑，是不是就意味着若是主板和金手指板卡两块板的回波损耗齐作念到10dB之后，合起来使用的通说念回波损耗也一定能在10dB呢？

又到了举个栗子的时候了！咱们当先营造出两个具有一定值回波损耗的PCB板，就叫它PCB板1和PCB板2吧。

Case1：PCB板1和PCB板2齐有一个110欧姆的突变点。

两块板的阻抗弧线如下，链路中间均有一个110欧姆傍边的阻抗突变点，如下所示：

这时候两块板子单独的回波损耗均为：17dB@25GHz。

那么若是把这两个板子级联在全部，从全链路的阻抗弧线看，即是有两个110欧姆的阻抗突变点了：

那么人人猜猜这个级联之后的链路回波损耗还会是17dB吗？

噔的一声，松手出来了，上述两个17dB的板子级联的话，回波损耗真的惟一11dB！！！

那人人可能忍不住又要问了，你这个是因为两块板子齐各有一个110欧姆的阻抗高点，两个突变点齐是大于100欧姆的同标的突变点，若是是一块板110欧姆突变点，另外一块板90欧姆突变点的话，滚球app会不会有一种相互补充的成果呢？可能就立马会好了哦！

是以case2的暗意图就像底下这么了：

从TDR阻抗来看，两块板子的阻抗弧线如下：板子1-110欧姆，板子2-90欧姆。

从单独每块板子的回波损耗松手看是这么的：板子1-17dB，板子2-16dB。

又是考证人人意见的时候了，一个110欧姆，一个90欧姆的反向阻抗突变点，两块板子级联后的回波损耗到底会不会变好呢？当先咱们依然来望望级联后的全链路阻抗，能够明晰的看到这两个突变点。

回波损耗到底怎么样呢？期间洽商不卖关子了，告成看下图！

额，嗅觉比两个同向的110欧姆阻抗突变点级联还差？？？从考证松手上看起来至少不比它好。

行吧行吧，浅近追思下哈。碰到这种两块以上板子去合营使用的场景，插入损耗随机不错告成相加取得总额，然而回波损耗是万万不可的。那么对贪图和仿真端的一又友有什么启发呢？当先虽然即是链路的阻抗优化和匹配很伏击，然后即是关于回波损耗主义的分拨，完全不不错发轫所说的那样，总的回波损耗条款作念到15dB，那咱们分到每块板只须齐作念到15dB就够了，这种想想很危机，况且是作假的哈！另外再长远一下，若是咱们只作念这个系统内部的一块板子，哪怕是别东说念主告诉你，他作念的另外一块板子回波损耗能作念到15dB，你也不要掉以轻心，最佳你依然把你我方这块板子的主义严格条款到20dB以下，这么和别东说念主的板子合营起来可能总链路的回波损耗才作念到15dB哦，是不是顿时就嗅觉压力很大呢，就好像下图这个情况一样被迫了。

问题：若是是你们的家具，仅仅系统内部的其中一块板子滚球app，那么插入损耗和回波损耗怎么去定呢？高速先生想听听人人不同的治理决议！